AMD ZEN 6

[xenon]

AMD деновиве тргнува во офанзива со Zen 6. Марк Пејпермастер потврди дека линијата официјално стартува на 22 и 23 јули во Сан Франциско, на нивниот Advancing AI 2026 настан. Зен 6 (кодно име Morpheus) повторно прво ќе се најде во АИ дата-центри во форма на EPYC Venice серверски чипови.

Најважна техничка промена кај Zen 6 досега е новиот начин на поврзување на чиплетите (CCD-ata). За десктоп процесори AMD воведува т.н. 2.5D Chiplet Interconnect каде наместо класичните подложни траги (substrate traces) чиплетите се поврзуваат преку silicon bridge / active interposer слој, што овозможува драстично поширока магистрала (широкопојасен проток) и значително пониска латенција и ова подиректно поврзување треба да даде перформанси поблиски до монолитен чип дизајн.

За самите Compute Die (CCD) чиплети се користи новиот TSMC N2 (2nm) процес, додека I/O чипот останува на поевтина литографија. Битно за десктоп веерзиите е што АМД преоѓа од 8 јадра по CCD на 12 јадра и 48MB L3 кеш по чиплет. Тоа значи дека флегшип моделите за AM5 конечно ќе дојдат со 24 јадра и 48 нишки. Работните тактови на инженерските примероци надминуваат 6 GHz, а има планови за 6.5 GHz.

Според првите бенчмарци од инженерски примерок, лаптоп верзијата на Зен 6 - Medusa Point на Geekbench 6 вади 3.329 поени во single-core и 16.555 во multi-core на такт од околу 5.37 GHz што го прави Зен 6 28% побрз во едно јадро и околу 24% побрз во multi-core од сегашните Zen 5 процесори во иста категорија.

За тајмингот на излегување, динамиката е следна: EPYC Venice стартува сега, мобилните Medusa Point процесори се очекуваат при крај на 2026 / почеток на 2027, а десктоп Ryzen 10000 (Olympic Ridge) се очекуваат веднаш по CES 2027. Најбитно за нас е што сокетот останува AM5 и меморијата останува DDR5.

*Мала дополна за 2.5D интерконектот:

• Физички споени: Двата CCD чипа веќе не се оддалечени острови на подлогата туку се поставени еден до друг, залепени на микроскопско ниво преку подслој (интерпозер).
• Sea-of-Wires: Наместо сериски линии што одат до I/O, чиповите се поврзани со илјадници директни, паралелни микро-жички по должината на нивниот заеднички раб.

3D интерконектор веќе се користи, кај 3D Vcache но во случај на спојување на 2 чиплети (CCD-a) тоа сеуште е скапо, неисплатливо а најверојатно и термички неизводливо.